项目说明
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本项目通过Verilog HDL实现了一简单异步FIFO的设计，其可用于跨时钟域的数据同步，具体功能描述如下：

#. 包含一组双端口存储器，深度为8，数据位宽为4比特，可根据读/写地址和对应时钟域的使能信号对其中对应的数据进行读/写操作
#. 包含一组读/写地址控制逻辑，根据使能信号实现读/写地址位的+1，并即时返回读空/写满信号
#. 读空信号由读指针和同步到读时钟域中的写指针产生，写满信号由写指针和同步到写时钟域的读指针产生

模块组织层次
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*  fifo (top module)：异步FIFO的实现主体

   *  fifo_mem：双端口存储器，包含使能信号和地址的输入
   *  fifo_ctrl：读/写地址控制逻辑，用于产生读/写指针和读空/写满信号

      *  fifo_rd_ctrl：读地址控制逻辑，用于产生读指针和读空信号
      *  fifo_wr_ctrl：写地址控制逻辑，用于产生写指针和写满信号